Extract from the Register of European Patents

EP About this file: EP3026711

EP3026711 - IMPROVED METHOD FOR INDUCING STRAIN IN A TRANSISTOR CHANNEL USING SACRIFICIAL SOURCE/DRAIN REGIONS AND A GATE REPLACEMENT [Right-click to bookmark this link]
StatusNo opposition filed within time limit
Status updated on  30.10.2020
Database last updated on 28.03.2026
FormerThe patent has been granted
Status updated on  22.11.2019
FormerGrant of patent is intended
Status updated on  01.05.2019
Most recent event   Tooltip08.07.2022Lapse of the patent in a contracting state
New state(s): MK
published on 10.08.2022  [2022/32]
Applicant(s)For all designated states
Commissariat à l'Énergie Atomique et aux Énergies Alternatives
25, rue Leblanc
Bâtiment "le Ponant D"
75015 Paris / FR
For all designated states
STMicroelectronics, Inc.
750 Canyon Drive, Suite 300
Coppell, TX 75019 / US
[2016/22]
Inventor(s)01 / REBOH, Shay
17, rue des Martyrs
38054 Grenoble / FR
02 / MORIN, Pierre
215 Milner Avenue
Albany, NY New York 12208 / US
 [2019/52]
Former [2016/24]01 / REBOH, Shay
17, rue des Martyrs
38054 Grenoble / FR
02 / MORIN, Pierre
215 Milner Avenue
ALBANY, NY New York 12208 / US
Representative(s)Brevalex
Tour Trinity
1 B Place de la Défense
92400 Courbevoie / FR
[N/P]
Former [2016/22]Brevalex
95, rue d'Amsterdam
75378 Paris Cedex 8 / FR
Application number, filing date15196134.924.11.2015
[2016/22]
Priority number, dateFR2014006145925.11.2014         Original published format: FR 1461459
[2016/22]
Filing languageFR
Procedural languageFR
PublicationType: A1 Application with search report 
No.:EP3026711
Date:01.06.2016
Language:FR
[2016/22]
Type: B1 Patent specification 
No.:EP3026711
Date:25.12.2019
Language:FR
[2019/52]
Search report(s)(Supplementary) European search report - dispatched on:EP12.04.2016
ClassificationIPC:H01L21/336, H01L29/165, H01L29/78
[2019/20]
CPC:
H10D30/797 (EP,US); H10D30/0275 (EP,US); H10D62/021 (EP,US);
H10D62/115 (US); H10D62/822 (EP,US); H10D62/832 (US);
H10D62/8325 (US); H10D64/017 (EP,US) (-)
Former IPC [2016/22]H01L29/66, H01L29/165, H01L29/78
Designated contracting statesAL,   AT,   BE,   BG,   CH,   CY,   CZ,   DE,   DK,   EE,   ES,   FI,   FR,   GB,   GR,   HR,   HU,   IE,   IS,   IT,   LI,   LT,   LU,   LV,   MC,   MK,   MT,   NL,   NO,   PL,   PT,   RO,   RS,   SE,   SI,   SK,   SM,   TR [2016/46]
Former [2016/22]AL,  AT,  BE,  BG,  CH,  CY,  CZ,  DE,  DK,  EE,  ES,  FI,  FR,  GB,  GR,  HR,  HU,  IE,  IS,  IT,  LI,  LT,  LU,  LV,  MC,  MK,  MT,  NL,  NO,  PL,  PT,  RO,  RS,  SE,  SI,  SK,  SM,  TR 
TitleGerman:VERBESSERTES VERFAHREN ZUR ERZEUGUNG EINER DEHNUNG IN EINEM TRANSISTORKANAL MITHILFE VON OPFER-SOURCE- UND OPFER-DRAIN-SCHICHTEN UND EINEM GATE-AUSTAUSCH[2019/20]
English:IMPROVED METHOD FOR INDUCING STRAIN IN A TRANSISTOR CHANNEL USING SACRIFICIAL SOURCE/DRAIN REGIONS AND A GATE REPLACEMENT[2016/22]
French:PROCEDE AMELIORE POUR INDUIRE UNE CONTRAINTE DANS UN CANAL DE TRANSISTOR A L'AIDE DE REGIONS SOURCE/DRAIN SACRIFICIELLES ET D'UN REMPLACEMENT DE GRILLE[2016/22]
Former [2016/22]VERBESSERTES VERFAHREN ZUR INDUKTION EINER SPANNUNG IN EINEM TRANSISTORKANAL MITHILFE VON OPFER-SOURCE- UND OPFER-DRAIN-SCHICHTEN UND EINEM GATE-WECHSEL
Examination procedure06.10.2016Amendment by applicant (claims and/or description)
06.10.2016Examination requested  [2016/46]
02.05.2019Communication of intention to grant the patent
30.08.2019Fee for grant paid
30.08.2019Fee for publishing/printing paid
30.08.2019Receipt of the translation of the claim(s)
Opposition(s)28.09.2020No opposition filed within time limit [2020/49]
Fees paidRenewal fee
24.10.2017Renewal fee patent year 03
25.10.2018Renewal fee patent year 04
25.10.2019Renewal fee patent year 05
Opt-out from the exclusive  Tooltip
competence of the Unified
Patent Court
See the Register of the Unified Patent Court for opt-out data
Responsibility for the accuracy, completeness or quality of the data displayed under the link provided lies entirely with the Unified Patent Court.
Lapses during opposition  TooltipHU24.11.2015
AL25.12.2019
AT25.12.2019
CY25.12.2019
CZ25.12.2019
DK25.12.2019
EE25.12.2019
ES25.12.2019
FI25.12.2019
HR25.12.2019
LT25.12.2019
LV25.12.2019
MC25.12.2019
MK25.12.2019
MT25.12.2019
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NO25.03.2020
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PT20.05.2020
[2022/32]
Former [2022/27]HU24.11.2015
AL25.12.2019
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Former [2020/21]NO25.03.2020
Documents cited:Search[A] US2012302019  (CHENG KANGGUO et al.)
 [A] US2009321843  (WAITE ANDREW et al.)
 [A] US2005090066  (ZHU HUILONG et al.) [A] 1-18 * paragraph [0001] - paragraph [0046]; figures 1-14 *
 [A] US2011269278  (HOENTSCHEL JAN et al.) [A] 1-18 * paragraph [0027] - paragraph [0045]; figures 1a-1j *
by applicant  SCOTT E. THOMPSON ET AL.: "A Logic Nanotechnology Featuring Strained-Silicon", IEEE ELECTRON DEVICE LETTERS, vol. 25, no. 4, April 2004 (2004-04-01), pages 191
   PETER VERHEYEN ET AL.: "Strain Enhanced NMOS Using In Situ Doped Embedded $i1-xCx S/D Stressors With up to 1.5% Substitutional Carbon Content Grown Using a Novel Deposition Process", IEEE ELECTRON DEVICE LETTERS, vol. 29, no. 11, November 2008 (2008-11-01)
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