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EP0140369
Procédure d'examen
Extrait du Registre européen des brevets
EP Présentation générale: EP0140369
| EP0140369 - Circuit intégré semi-conducteur comportant des transistors connectés en série [Cliquez sur ce lien avec le bouton droit de la souris pour le conserver dans vos signets] | Statut | La demande a été retirée Statut actualisé le 01.09.1987 Base de données mise à jour au 04.11.2024 | Dernier événement Tooltip | 15.08.2008 | Changement - mandataire | publié le 17.09.2008 [2008/38] | Demandeur(s) | Pour tous les Etats désignés Hitachi, Ltd. 6, Kanda Surugadai 4-chome Chiyoda-ku Tokyo / JP | [N/P] |
| Précédent [1985/19] | Pour tous les Etats désignés HITACHI, LTD. 6, Kanda Surugadai 4-chome Chiyoda-ku, Tokyo 100 / JP | Inventeur(s) | 01 /
Kaneko, Kenji 2609-11, Shimokuzawa Sagamihara-shi Kanagawa-ken / JP | 02 /
Nakamura, Tohru 6-6-16-614, Minami-machi Tanashi-shi Tokyo / JP | 03 /
Okabe, Takahiro 2196-36, Hinodemachi Hirai Nishitama-gun Tokyo / JP | 04 /
Nagata, Minoru 1558, Josuihoncho Kodaira-shi Tokyo / JP | [1985/19] | Mandataire(s) | Beetz & Partner mbB Patentanwälte Prinzregentenstraße 54 80538 München / DE | [N/P] |
| Précédent [2008/38] | Beetz & Partner Patentanwälte Steinsdorfstrasse 10 80538 München / DE | ||
| Précédent [1985/19] | Patentanwälte Beetz - Timpe - Siegfried Schmitt-Fumian - Mayr Steinsdorfstrasse 10 D-80538 München / DE | Numéro de la demande, date de dépôt | 84113062.8 | 30.10.1984 | [1985/19] | Numéro de priorité, date | JP19830204830 | 02.11.1983 Format original publié: JP 20483083 | [1985/19] | Langue de dépôt | EN | Langue de la procédure | EN | Publication | Type: | A1 Demande avec rapport de recherche | N°: | EP0140369 | Date: | 08.05.1985 | Langue: | EN | [1985/19] | Rapport(s) de recherche | Rapport (complémentaire) de recherche européenne - envoyé le: | EP | 18.03.1985 | Classification | IPC: | H01L27/08 | [1985/19] | CPC: |
H01L27/0828 (EP);
H01L29/70 (KR);
H01L29/7327 (EP)
| Etats contractants désignés | DE, FR, GB, NL [1985/19] | Titre | Allemand: | Integrierte Halbleiterschaltung mit in Serien geschalteten Transistoren | [1985/19] | Anglais: | Semiconductor integrated circuit including series connected transistors | [1985/19] | Français: | Circuit intégré semi-conducteur comportant des transistors connectés en série | [1985/19] | Dossier détruit : | 24.05.1993 | Procédure d'examen | 13.05.1985 | Requête en examen déposée [1985/31] | 17.09.1986 | Envoi d'une notification de la division d'examen (délai : M04) | 21.01.1987 | Réponse à une notification de la division dexamen | 04.08.1987 | Envoi de la notification relative à l'intention de délivrer le brevet (Accord : ) | 24.08.1987 | Demande retirée par le demandeur [1987/43] | Taxes payées | Taxe annuelle | 27.10.1986 | Taxe annuelle Année du brevet 03 |
| Dérogation à la compétence Tooltip exclusive de la juridiction unifiée du brevet | Voir le Registre de la juridiction unifiée du brevet pour les données relatives à la dérogation | ||
| La juridiction unifiée du brevet assume l'entière responsabilité de l'exactitude, de l'exhaustivité et de la qualité des données présentées sous le lien fourni. | Citations: | Recherche | [AD]DE3022565 (HITACHI LTD) | [X] - IBM TECHNICAL DISCLOSURE BULLETIN, vol. 12, no. 9, February 1970, page 1516, New York, US; H.D. VARADARAJAN: "Load impedance for transistor circuit" | [X] - IBM TECHNICAL DISCLOSURE BULLETIN, vol. 14, no. 6, November 1971, page 1684, New York, US; H. FRANTZ et al.: "Monolithic electric circuit" |