EP0851587 - Circuit logique MOS [Cliquez sur ce lien avec le bouton droit de la souris pour le conserver dans vos signets]
Statut	Aucune opposition formée dans le délai Statut actualisé le 02.07.2004 Base de données mise à jour au 26.03.2026
Dernier événement Tooltip	02.07.2004	Aucune opposition formée dans le délai	publié le 18.08.2004 [2004/34]
Demandeur(s)	Pour tous les Etats désignés Sharp Kabushiki Kaisha 22-22 Nagaike-cho Abeno-ku Osaka-shi Osaka-fu 545-0013 / JP
	[N/P]
Précédent [2003/35]	Pour tous les Etats désignés SHARP KABUSHIKI KAISHA 22-22 Nagaike-cho, Abeno-ku Osaka-shi, Osaka-fu 545-0013 / JP
Précédent [1998/27]	Pour tous les Etats désignés SHARP KABUSHIKI KAISHA 22-22 Nagaike-cho, Abeno-ku Osaka-shi, Osaka-fu 545 / JP
Inventeur(s)	01 / Kioi, Kazumasa 5-35-507, 1-chome Oka Fujiidera-shi, Osaka 583 / JP
	[1998/27]
Mandataire(s)	Müller, Frithjof E. Müller Hoffmann & Partner Patentanwälte Innere Wiener Strasse 17 81667 München / DE
	[N/P]
Précédent [1998/27]	Müller, Frithjof E., Dipl.-Ing. Patentanwälte MÜLLER & HOFFMANN, Innere Wiener Strasse 17 81667 München / DE
Numéro de la demande, date de dépôt	97118705.9	28.10.1997
	[1998/27]
Numéro de priorité, date	JP19960346028	25.12.1996 Format original publié: JP 34602896
	[1998/27]
Langue de dépôt	EN
Langue de la procédure	EN
Publication	Type:	A2 Demande sans rapport de recherche
	N°:	EP0851587
	Date:	01.07.1998
	Langue:	EN
	[1998/27]
	Type:	A3 Rapport de recherche
	N°:	EP0851587
	Date:	01.09.1999
	[1999/35]
	Type:	B1 Fascicule de brevet
	N°:	EP0851587
	Date:	27.08.2003
	Langue:	EN
	[2003/35]
Rapport(s) de recherche	Rapport (complémentaire) de recherche européenne - envoyé le:	EP	21.07.1999
Classification	IPC:	H03K19/00	[1998/27]
	CPC:	H03K19/0019 (EP,US); H10D84/0165 (KR); H03K19/0963 (EP,US); H10D84/038 (KR); H10D84/859 (EP,US)
Etats contractants désignés	DE, FR, GB [2000/19]
Précédent [1998/27]	AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, LI, LU, MC, NL, PT, SE
Titre	Allemand:	Logische MOS-Schaltung	[1998/27]
	Anglais:	MOS logic circuit	[1998/27]
	Français:	Circuit logique MOS	[1998/27]
Procédure d'examen	07.09.1999	Requête en examen déposée [1999/44]
	19.11.2002	Notification relative à l'intention de délivrer le brevet
	19.03.2003	Taxe de délivrance payée
	19.03.2003	Taxe publication/d‘impression payée
Opposition(s)	28.05.2004	Aucune opposition formée dans le délai imparti [2004/34]
Taxes payées	Taxe annuelle
	21.10.1999	Taxe annuelle Année du brevet 03
	24.10.2000	Taxe annuelle Année du brevet 04
	10.10.2001	Taxe annuelle Année du brevet 05
	29.10.2002	Taxe annuelle Année du brevet 06
Dérogation à la compétence Tooltip exclusive de la juridiction unifiée du brevet	Voir le Registre de la juridiction unifiée du brevet pour les données relatives à la dérogation
	La juridiction unifiée du brevet assume l'entière responsabilité de l'exactitude, de l'exhaustivité et de la qualité des données présentées sous le lien fourni.
Citations:	Recherche	[DA] YONG MOON ET AL: "EFFICIENT CHARGE RECOVERY LOGIC", 1995 SYMPOSIUM ON VLSI CIRCUITS, KYOTO, JUNE 8 - 10, 1995, 8 June 1995 (1995-06-08), INSTITUTE OF ELECTRICAL AND ELECTRONICS ENGINEERS, pages 129/130, XP000557835, ISBN: 0-7803-2600-8 [DA] 1-3,7-12,15,16 * page 129 - page 130 *
		[A] KUGE S ET AL: "SOI-DRAM CIRCUIT TECHNOLOGIES FOR LOW POWER HIGH SPEED MULTI-GIGA SCALE MEMORIES", 1995 SYMPOSIUM ON VLSI CIRCUITS, KYOTO, JUNE 8 - 10, 1995, 8 June 1995 (1995-06-08), INSTITUTE OF ELECTRICAL AND ELECTRONICS ENGINEERS, pages 103/104, XP000557822, ISBN: 0-7803-2600-8 [A] 4,13,17,18 * page 103; figure 104 *

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